000 01317cam a2200373 i 4500
001 42567
003 ES-MaUEC
005 20230102105511.0
008 021009s2002 sp a b 000 0 spa
017 _aSE.3261-2002
020 _a8474858291
035 _aSirsi) i9788474858297
050 4 _aTK7885.7
_b.G37 2002
080 _a681.325
100 1 _aGarcía Zubía, Javier
_941160
_0comprobar BNE19984731454
245 1 0 _aManual de VHDL :
_bsíntesis lógica para PLDs
_cJavier García Zubía
260 _aBilbao
_bUniversidad de Deusto
_c2002
300 _aXIII, 255 páginas
_bilustraciones
_c22 cm
336 _aTexto (visual)
_btxt
_2rdacontent
337 _asin mediación
_bn
_2rdamedia
338 _avolumen
_bnc
_2rdacarrier
490 0 _aIngeniería
500 _aIntercambio
504 _apáginas 253-255
942 _2lcc
_cM1S
988 _aINTERCAM03
901 _ai8474858291
650 7 _aVHDL (Lenguaje de descripción del soporte físico)
_2embne
_0comprobar BNE20022597553
_9160754
907 _a.b10492343
_b10-11-17
_c06-01-12
998 _am
_a_vill
_b05-01-12
_cm
_da
_e-
_fspa
_gsp
_h0
945 _aTK7885.7 .G37
_b2002
_g1
_i9300622461
_j0
_lmcg
_o-
_pEUR0.00
_q-
_r-
_s-
_t1
_u20
_v0
_w0
_x0
_y.i10656297
_z06-01-12
999 _c42567
_d42567