MARC details
| 000 -CABECERA |
|---|
| campo de control de longitud fija |
06034cam a2200433Ii 4500 |
| 001 - NÚMERO DE CONTROL |
|---|
| campo de control |
95633 |
| 003 - IDENTIFICADOR DEL NÚMERO DE CONTROL |
|---|
| campo de control |
ES-MaUEC |
| 005 - FECHA Y HORA DE LA ÚLTIMA TRANSACCIÓN |
|---|
| campo de control |
20230102112714.0 |
| 006 - CÓDIGOS DE INFORMACIÓN DE LONGITUD FIJA--CARACTERÍSTICAS DEL MATERIAL ADICIONAL |
|---|
| campo de control de longitud fija |
m o d |
| 007 - CAMPO FIJO DE DESCRIPCIÓN FÍSICA--INFORMACIÓN GENERAL |
|---|
| campo de control de longitud fija |
cr cnu|||unuuu |
| 008 - DATOS DE LONGITUD FIJA--INFORMACIÓN GENERAL |
|---|
| campo de control de longitud fija |
170322s2017 sz a ob 000 0 eng d |
| 020 ## - NÚMERO INTERNACIONAL ESTÁNDAR DEL LIBRO |
|---|
| Número Internacional Estándar del Libro |
3319547143 |
| Información calificativa |
(electronic bk.) |
| 020 ## - NÚMERO INTERNACIONAL ESTÁNDAR DEL LIBRO |
|---|
| Número Internacional Estándar del Libro |
9783319547145 |
| Información calificativa |
(electronic bk.) |
| 020 ## - NÚMERO INTERNACIONAL ESTÁNDAR DEL LIBRO |
|---|
| ISBN cancelado o inválido |
3319547135 |
| 020 ## - NÚMERO INTERNACIONAL ESTÁNDAR DEL LIBRO |
|---|
| ISBN cancelado o inválido |
9783319547138 |
| Información calificativa |
(print) |
| 040 ## - FUENTE DE LA CATALOGACIÓN |
|---|
| Centro catalogador/agencia de origen |
N$T |
| Centro/agencia transcriptor |
N$T |
| Centro/agencia modificador |
GW5XE |
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N$T |
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YDX |
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EBLCP |
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OCLCQ |
| -- |
NJR |
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UAB |
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OCLCF |
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IOG |
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COO |
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AZU |
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UPM |
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ESU |
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VT2 |
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JBG |
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IAD |
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ICW |
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ICN |
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OTZ |
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OCLCQ |
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IDB |
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U3W |
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MERUC |
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ES-MaUEC |
| Lengua de catalogación |
spa |
| 050 #4 - SIGNATURA TOPOGRÁFICA DE LA BIBLIOTECA DEL CONGRESO |
|---|
| Número de clasificación |
TK7874 |
| Número de documento/Ítem |
.W364 2017 EB |
| 100 1# - ENTRADA PRINCIPAL--NOMBRE DE PERSONA |
|---|
| Nombre de persona |
Wang, Ran, |
| Término indicativo de función/relación |
autor |
| 245 10 - MENCIÓN DE TÍTULO |
|---|
| Título |
Testing of interposer-based 2.5D integrated circuits |
| Mención de responsabilidad, etc. |
Ran Wang, Krishnendu Chakrabarty. |
| 264 #1 - PRODUCCIÓN, PUBLICACIÓN, DISTRIBUCIÓN, FABRICACIÓN Y COPYRIGHT |
|---|
| Producción, publicación, distribución, fabricación y copyright |
Cham, Switzerland |
| Nombre del de productor, editor, distribuidor, fabricante |
Springer |
| Fecha de producción, publicación, distribución, fabricación o copyright |
2017. |
| 300 ## - DESCRIPCIÓN FÍSICA |
|---|
| Extensión |
1 recurso en línea (xiv, 182 páginas) |
| Otras características físicas |
ilustraciones (algunas a color) |
| 336 ## - TIPO DE CONTENIDO |
|---|
| Término de tipo de contenido |
Texto |
| Código de tipo de contenido |
txt |
| Fuente |
rdacontent |
| 337 ## - TIPO DE MEDIO |
|---|
| Nombre/término del tipo de medio |
electrónico |
| Código del tipo de medio |
c |
| Fuente |
rdamedia |
| 338 ## - TIPO DE SOPORTE |
|---|
| Nombre/término del tipo de soporte |
recurso electrónico |
| Código del tipo de soporte |
cr |
| Fuente |
rdacarrier |
| 347 ## - CARACTERÍSTICAS DEL ARCHIVO DIGITAL |
|---|
| Tipo de archivo |
text file |
| Formato de codificación |
PDF |
| Fuente |
rda |
| 500 ## - NOTA GENERAL |
|---|
| Nota general |
SpringerLink |
| -- |
Springer Engineering eBooks 2017 English+International |
| 504 ## - NOTA DE BIBLIOGRAFÍA, ETC. |
|---|
| Nota de bibliografía, etc. |
Incluye referencias bibliográficas |
| 505 0# - NOTA DE CONTENIDO CON FORMATO |
|---|
| Nota de contenido con formato |
Preface; Acknowledgements; Contents; 1 Introduction; 1.1 The Evolution of 2.5D ICs; 1.1.1 3D ICs: A Paradigm Shift from Traditional Integrated Circuits; 1.1.2 2.5D ICs: An Alternative to 3D ICs; 1.2 Research Challenges and Motivation; 1.2.1 Pre-bond Interposer Testing; 1.2.2 Lack of Test Access; 1.2.3 Limited Ability for At-Speed Testing; 1.2.4 High-Density I/O Ports and Interconnects; 1.2.5 Reduced Number of Test Pins; 1.2.6 High Power Consumption; 1.3 Emerging Solutions for the Testing of 2.5D ICs; 1.4 Outline of the Book; References; 2 Pre-bond Testing of the Silicon Interposer. |
| 505 8# - NOTA DE CONTENIDO CON FORMATO |
|---|
| Nota de contenido con formato |
2.1 Background2.2 Proposed Test Architecture and Procedures; 2.2.1 Definition of Die Footprint; 2.2.2 Test Architecture; 2.2.3 Assembly and Test Flow; 2.2.4 Test Procedures; 2.2.5 Weighted Critical Area; 2.3 Test-Path Design; 2.3.1 Optimization Problem; 2.3.2 Proposed Algorithm; 2.4 Experimental Results; 2.4.1 Testing the Horizontal Interconnects; 2.4.2 Testing for Vertical Interconnects; 2.4.3 Evaluation of the Test-Path Design Method; 2.5 Conclusion; References; 3 Post-bond Scan-Based Testing of Interposer Interconnects; 3.1 Problem Statement; 3.2 Proposed Test Architecture. |
| 505 8# - NOTA DE CONTENIDO CON FORMATO |
|---|
| Nota de contenido con formato |
3.3 Test Application3.3.1 Open/Short-Defect Testing; 3.3.2 Delay-Defect Testing; 3.3.3 Test Structures for Bi-directional I/Os; 3.4 Integration with IEEE 1149.1; 3.5 Simulation Results; 3.5.1 Detection Capability for Open Defects; 3.5.2 Detection Capability for Short Defects; 3.5.3 Detection Capability for Delay Defects; 3.5.4 Architecture Simulation; 3.5.5 Area Overhead; 3.6 Conclusion; References; 4 Test Architecture and Test-Path Scheduling; 4.1 Proposed Test Architecture; 4.1.1 Boundary-Scan Structure; 4.1.2 Modified TAP Controller; 4.1.3 Boundary-Scan Cells and Circuit Block. |
| 505 8# - NOTA DE CONTENIDO CON FORMATO |
|---|
| Nota de contenido con formato |
4.1.4 Test Procedures4.2 Test-Path Design and Scheduling; 4.2.1 Structure of Additional Test Paths; 4.2.2 Minimization of Total Interconnect Test Cost; 4.2.3 Optimization in Alternative Scenarios; 4.2.4 Placement of Dies on the Test Path; 4.3 Simulation Results; 4.3.1 Test Architecture Simulation Results; 4.3.2 Case Study; 4.3.3 Area Overhead; 4.3.4 Test-Path Design and Scheduling Results; 4.4 Conclusion; References; 5 Built-In Self-Test; 5.1 Related Prior Work; 5.2 Proposed BIST Architecture; 5.3 BIST Components; 5.3.1 Self-configuration of the In-BSC; 5.3.2 Pattern Generator. |
| 505 8# - NOTA DE CONTENIDO CON FORMATO |
|---|
| Nota de contenido con formato |
5.3.3 Response Compactor5.3.4 BIST Controller; 5.4 Test Scheduling and Optimization; 5.5 Simulation Results; 5.5.1 BIST Architecture Simulation; 5.5.2 Case Study; 5.5.3 Overhead Analysis; 5.5.4 Test Scheduling Results; 5.6 Conclusion; References; 6 ExTest Scheduling and Optimization; 6.1 Problem Statement; 6.2 Test Architecture and Current Solution; 6.3 Proposed Scheduling Strategies; 6.3.1 Scheduling Strategy for SoC Dies with Dedicated Wrappers; 6.3.2 Scheduling Strategy for Extremely Large SoC Dies; 6.4 Schedule Optimization; 6.4.1 Sharing of Inputs; 6.4.2 Output Removal. |
| 520 3# - SUMARIO, ETC. |
|---|
| Sumario, etc. |
This book provides readers with an insightful guide to the design, testing and optimization of 2.5D integrated circuits. The authors describe a set of design-for-test methods to address various challenges posed by the new generation of 2.5D ICs, including pre-bond testing of the silicon interposer, at-speed interconnect testing, built-in self-test architecture, extest scheduling, and a programmable method for low-power scan shift in SoC dies. This book covers many testing techniques that have already been used in mainstream semiconductor companies. Readers will benefit from an in-depth look at test-technology solutions that are needed to make 2.5D ICs a reality and commercially viable. Provides a single-source guide to the practical challenges in testing of 2.5D ICs; Presents an efficient method to locate defects in a passive interposer before stacking; Describes an efficient interconnect-test solution to target through-silicon vias (TSVs), the redistribution layer, and micro-bumps for shorts, opens, and delay faults; Provides a built-in self-test (BIST) architecture that can be enabled by the standard TAP controller in the IEEE 1149.1 standard; Discusses two ExTest scheduling strategies to implement interconnect testing between tiles inside an SoC die; Includes a programmable method for shift-clock stagger assignment to reduce power supply noise during SoC die testing in 2.5D ICs. |
| 988 ## - NOTA LOCAL 598 |
|---|
| Nota local 598 (boletines) |
EBOOK, asignarmaterias, EBSPRINGER_2017C |
| 650 #7 - PUNTO DE ACCESO ADICIONAL DE MATERIA--TÉRMINO DE MATERIA |
|---|
| Término de materia o nombre geográfico como elemento de entrada |
Circuitos integrados |
| Fuente del encabezamiento o término |
embne |
| Número de control del registro de autoridad o número normalizado |
(OCoLC)fst00975535 |
| -- |
|
| 9 (RLIN) |
139614 |
| 700 1# - PUNTO DE ACCESO ADICIONAL--NOMBRE DE PERSONA |
|---|
| Nombre de persona |
Chakrabarty, Krishnendu, |
| Término indicativo de función/relación |
autor |
| 856 40 - LOCALIZACIÓN Y ACCESO ELECTRÓNICOS |
|---|
| Identificador Uniforme del Recurso |
https://go.openathens.net/redirector/universidadeuropea.es?url=http://link.springer.com/10.1007/978-3-319-54714-5 |
| Nota pública |
Acceso a este recurso digital (usuarios Universidad Europea de Madrid) |
| 998 ## - DATOS ESTADÍSTICOS |
|---|
| Fecha de catalogación |
02/2018 |
| Tipo de materia |
E-book |
| Catalogador |
|
| Catalogado |
Sí |
| 999 ## - NÚMEROS DE CONTROL DE SISTEMA (KOHA) |
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1 |