MARC details
| 000 -CABECERA |
|---|
| campo de control de longitud fija |
02946nam a2200373 i 4500 |
| 001 - NÚMERO DE CONTROL |
|---|
| campo de control |
330615 |
| 003 - IDENTIFICADOR DEL NÚMERO DE CONTROL |
|---|
| campo de control |
ES-MaUEC |
| 005 - FECHA Y HORA DE LA ÚLTIMA TRANSACCIÓN |
|---|
| campo de control |
20230102114601.0 |
| 006 - CÓDIGOS DE INFORMACIÓN DE LONGITUD FIJA--CARACTERÍSTICAS DEL MATERIAL ADICIONAL |
|---|
| campo de control de longitud fija |
a|||| o|||| 00| 0 |
| 007 - CAMPO FIJO DE DESCRIPCIÓN FÍSICA--INFORMACIÓN GENERAL |
|---|
| campo de control de longitud fija |
cr nn nnnaamaa |
| 008 - DATOS DE LONGITUD FIJA--INFORMACIÓN GENERAL |
|---|
| campo de control de longitud fija |
210106s2021 si a o |||| 0|eng d |
| 020 ## - NÚMERO INTERNACIONAL ESTÁNDAR DEL LIBRO |
|---|
| Número Internacional Estándar del Libro |
9789813346420 |
| 024 7# - IDENTIFICADOR DE OTROS ESTÁNDARES |
|---|
| Número estándar o código |
10.1007/978-981-33-4642-0 |
| Fuente del número o código |
doi |
| 040 ## - FUENTE DE LA CATALOGACIÓN |
|---|
| Centro catalogador/agencia de origen |
ES-MaUEC |
| Lengua de catalogación |
spa |
| Centro/agencia transcriptor |
ES-MaUEC |
| Normas de descripción |
rda |
| Centro/agencia modificador |
ES-MaUEC |
| 050 #4 - SIGNATURA TOPOGRÁFICA DE LA BIBLIOTECA DEL CONGRESO |
|---|
| Número de clasificación |
TK7888.4 |
| Número de documento/Ítem |
2021 EB |
| 100 1# - ENTRADA PRINCIPAL--NOMBRE DE PERSONA |
|---|
| Nombre de persona |
Taraate, Vaibbhav |
| Término indicativo de función/relación |
autor |
| Código de función/relación |
aut |
| -- |
http://id.loc.gov/vocabulary/relators/aut |
| 9 (RLIN) |
100582 |
| 245 10 - MENCIÓN DE TÍTULO |
|---|
| Título |
ASIC Design and Synthesis : |
| Resto del título |
RTL Design Using Verilog |
| Mención de responsabilidad, etc. |
by Vaibbhav Taraate. |
| 250 ## - MENCIÓN DE EDICIÓN |
|---|
| Mención de edición |
First edition 2021 |
| 264 #1 - PRODUCCIÓN, PUBLICACIÓN, DISTRIBUCIÓN, FABRICACIÓN Y COPYRIGHT |
|---|
| Producción, publicación, distribución, fabricación y copyright |
Singapore |
| Nombre del de productor, editor, distribuidor, fabricante |
Springer International Publishing |
| Fecha de producción, publicación, distribución, fabricación o copyright |
2021 |
| 300 ## - DESCRIPCIÓN FÍSICA |
|---|
| Extensión |
1 recurso en línea (XXI, 330 páginas) |
| Otras características físicas |
311 ilustraciones, 184 ilustraciones a color |
| 336 ## - TIPO DE CONTENIDO |
|---|
| Fuente |
rdacontent |
| Término de tipo de contenido |
Texto |
| Código de tipo de contenido |
txt |
| 337 ## - TIPO DE MEDIO |
|---|
| Fuente |
rdamedia |
| Nombre/término del tipo de medio |
electrónico |
| Código del tipo de medio |
c |
| 338 ## - TIPO DE SOPORTE |
|---|
| Fuente |
rdacarrier |
| Nombre/término del tipo de soporte |
recurso electrónico |
| Código del tipo de soporte |
cr |
| 347 ## - CARACTERÍSTICAS DEL ARCHIVO DIGITAL |
|---|
| Tipo de archivo |
archivo de texto |
| Formato de codificación |
PDF |
| 490 0# - MENCIÓN DE SERIE |
|---|
| Mención de serie |
Engineering (SpringerNature-11647) |
| 490 0# - MENCIÓN DE SERIE |
|---|
| Mención de serie |
Engineering (R0) (SpringerNature-43712) |
| 505 0# - NOTA DE CONTENIDO CON FORMATO |
|---|
| Nota de contenido con formato |
Chapter 1. Introduction -- Chapter 2. Design using CMOS -- Chapter 3. ASIC design synthesis for combinational design (RTL using VHDL) -- Chapter 4. ASIC Design and synthesis of complex combinational logic (RTL using VHDL) -- Chapter 5. ASIC Design and synthesis of sequential logic (RTL using VHDL) -- Chapter 6. ASIC design guidelines -- Chapter 7. ASIC RTL Verification -- Chapter 8. FSM using VHDL and synthesis -- Chapter 9. ASIC design improvement techniques -- Chapter 10. ASIC Synthesis using Synopsys DC -- Chapter 11. Design for Testability -- Chapter 12. Static timing analysis -- Chapter 13. Multiple Clock domain designs -- Chapter 14. Low power ASIC design -- Chapter 15. ASIC Physical design. |
| 520 3# - SUMARIO, ETC. |
|---|
| Sumario, etc. |
This book describes simple to complex ASIC design practical scenarios using Verilog. It builds a story from the basic fundamentals of ASIC designs to advanced RTL design concepts using Verilog. Looking at current trends of miniaturization, the contents provide practical information on the issues in ASIC design and synthesis using Synopsys DC and their solution. The book explains how to write efficient RTL using Verilog and how to improve design performance. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies. The contents of this book will be useful to practicing hardware engineers, students, and hobbyists looking to learn about ASIC design and synthesis. |
| 988 ## - NOTA LOCAL 598 |
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| Nota local 598 (boletines) |
Springer_Engineering_2021 |
| 650 #7 - PUNTO DE ACCESO ADICIONAL DE MATERIA--TÉRMINO DE MATERIA |
|---|
| Fuente del encabezamiento o término |
embne |
| Término de materia o nombre geográfico como elemento de entrada |
Ordenadores |
| 9 (RLIN) |
138111 |
| 856 40 - LOCALIZACIÓN Y ACCESO ELECTRÓNICOS |
|---|
| Identificador Uniforme del Recurso |
https://go.openathens.net/redirector/universidadeuropea.es?url=https://doi.org/10.1007/978-981-33-4642-0 |
| Nota pública |
Acceso a este recurso digital (usuarios Universidad Europea de Madrid) |
| 999 ## - NÚMEROS DE CONTROL DE SISTEMA (KOHA) |
|---|
| -- |
1 |
| 942 ## - ELEMENTOS DE PUNTO DE ACCESO ADICIONAL (KOHA) |
|---|
| Fuente del sistema de clasificación o colocación |
Library of Congress Classification |
| Tipo de ítem Koha |
LIBRO-E NO PRÉSTAMO |
| Suprimir en OPAC |
No |
| 998 ## - DATOS ESTADÍSTICOS |
|---|
| Fecha de catalogación |
03/2021 |
| Tipo de materia |
E-book |
| Catalogador |
Isabel Alonso |
| Catalogado |
Sí |